FPGA 공부 (1)_Velilog 개요

Verilog HDL: 디지털 시스템 설계 & 검증에 사용되도록 개발된 하드웨어 기술 언어(Verilog, VHDL)
(소프트웨어 프로그래밍 언어랑은 다름!, 회로의 성능을 고려해서 개발해야함)

문법: 어휘 구성 요소, 자료형, 연산자 등등

모델링: 조합회로, 순차회로, 등등

합성(= 회로 합성,= 논리 합성): HDL언어를 회로로 바꾸는 것

System 설계 과정:

(1)RTL 설계: Register Transfer Level 모델링을 통한 상세 설계

(2)기능 검증: RTL 모델이 설계 사양을 만족하는지 확인하기 위한 검증

(3)논리 합성: RTL 수준의 HDL 코드를 게이트 수준의 논리 회로로 변환하는 과정
(design constraint와 target library가 사용됨)

- Design constraint: 합성되는 회로의 목표 동작 주파수, 면적, 클록 신호 사양, 입/출력 신호 사양, 환경 변수 및 설계 규칙 등 논리 합성에 사용될 조건들

- Target library: 합성에 사용되는 라이브러리 (특정 회사의 FPGA 라이브러리)

 

해당 포스팅은 신경욱 교수님의 강의를 기반으로 만들어졌습니다.

HDL설계 - Verilog HDL 및 Vivado 실습 - 금오공과대학교 | KOCW 공개 강의