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FPGA 설계 회로 -> "모듈들의 집합"
HDL은 Velilog나 VHDL로 작은 기능 단위로 module을 계속 만들어서 설계
Ex) alu.v : ALU 연산하는 모듈
register_file.v : 레지스터 파일 모듈
controller.v : 제어 신호 만드는 모듈
이 작은 모듈들을 큰 모듈 안에 인스턴스화해서 사용함
큰 모듈은 모든 걸 통합해서 외부 핀(IO)에 연결하는 모듈이 되어야함 -> "Top module"
즉, "Top module": 작은 모듈들을 통합하여 외부 핀에서 연결하는 모듈
Top module 설계
-> Block Design(BD)을 사용 ("Block Design": UI로 Block들의 IO를 연결해주는 디자인 폼)
BD로 만든 다음 HDL로 바꿔줘야 함 (Wrapper로 감싸는 과정)
보통은 synthesize 돌릴 때 Top module을 지정하는 부분이 있음 (set as top)
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