Vivado의 합성 과정

"Vivado를 사용한다면" 다음과 같이 실행을 할 것이다.

Synthesize -> Implementation -> Beatstream Generation

1) Synthesize(합성)
HDL 코드를 논리회로(LUT, FF, MUX, etc)로 바꿔주는 과정
-> 설계도를 논리 회로로 구현하면 이정도일듯..??

2) Implementation(구현)
논리회로를 실제 FPGA안에 물리적으로 배치하고 배선하는 과정
-> 논리 회로를 FPGA 어디에 배치하고 어떻게 선을 놓을지 결정하는 과정 (배치(place) + 배선(route))
- Placement: FPGA 안에 수많은 LUT(Look-Up Table), FF(Flip/Flop) 중 어느 칸을 논리회로로 놓을지 결정
- Routing: LUT 끼리 신호 선을 어떻게 연결 할 지 결정
* LUT: 메모리에 저장해두고, A, B 값이 들어오면 그 값에 맞는 결과를 바로 꺼내서 출력 (논리 연산 테이블)

3) Beatstream Generation(비트 스트림 생성)
이제 이 설계를 FPGA에 올릴 수 있게, FPGA가 이해하는 언어(비트스트림_0,1로 구성)로 변환하는 과정
-> FPGA는 설계 자체를 하는 것이 아닌 비트 열을 읽고 동작 하는 것
.bit 파일로 만들는 작업