FPGA(4) Verilog HDL 연산자

Velilog 논리값

논리값	의미
0	logic zero or false condition
1	logic one or true condition
x	unknown logic value
z	high - impedence

0V ~ VIL 까지 전압을 0으로 측정함 -> 논리 0

VIH ~ 1V 까지 전압을 1로 측정함 -> 논리 1

VIL ~ VIH 까지의 미지의 값 -> unknown (x)

논리 게이트의 출력이 구동되지 않은 상태 -> high impedence (z)

 

Velilog 자료형

 

1. Net: 소자간의 물리적인 연결을 추상화 (하드웨어적 특성)

- 논리 게이트, 모듈등의 하드웨어 요소들 사이의 물리적 연결을 나타내기 위해 사용

- 구동자가 연결되지 않으면 default = high impedence(z)가 됨

Default 자료형: 1비트 wire

wire, tri, wand, wor, triand, trior, supply0, supply1, tri0, tri1, trireg

(wire: 단순한 연결을 위한 net, tri: wire + 3 상태가 허용되는 자료형)

wired and(wand) -> 0&1 -> 0 이 되는 논리값

wired or(wor) -> 0&1 -> 1이 되는 논리값

 

2. Variable 자료형: 절차형 할당문 사이의 값의 임시 저장 (소프트웨어적 특성)

절차적 할당문(procedural assignment)의 실행에 의해 그 값이 바뀌며, 할당에서부터 다음 할당까지 값을 유지

프로그래밍 언어의 variable과 유사

reg, integer, real, time, realtime

 

3. 벡터: 다중 비트의 net 또는 reg 자료형

 

4. 배열: 별도의 자료형이 없으며, reg 또는wire 선언을 이용하여 선언

배열전체또는일부분은단일할당문에의해값을할당받을수없으며, 또한수식에사용될수없음

data_type identifier [Uaddr:Laddr][Uaddr2:Laddr2];

data_type [msb:lsb] identifier [Uaddr:Laddr][Uaddr2:Laddr2];

 

5. parameter: variable 또는 net 범주에 속하지 않는 상수 값

회로의 비트 크기 또는 지연값을 지정하기 위해 사용

#의 용도 -> 지연, parameter 값 변경