FPGA(2)_Verilog HDL 개요(2)
※ HDL 프로그래밍 -> 하드웨어 디자인을 하는 것이지 소프트웨어 프로그래밍과 다르다는 것을 알아둬야함-> 이를 위해서 특성을 잘 알고 회로를 설계 잘하는 것을 아는 것이 중요함 ※ Velilog HDL 구문1. 논리 합성 - ex. assign, if~else, case, for, always2. Simulation - ex. initial, $finish, $fopen(논리 합성이 지원되지 않음)3. Liberay - ex. specify, $width, table(이번 강좌에서는 공부하지 않음) Velilog HDL 구문 개요module: 기본 설계 단위module module_name (port_list(목록));// port 선언reg 선언wire 선언parameter 선언//// 하위 모듈..
2025.03.31