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Varitional Auto-Encoder (VAE) - Encoder

Encoder란 무엇인가Encoder는 데이터 공간을 압축해서 정보를 표현하는 회로 또는 알고리즘이다.이와 반대로 Decoder는 Encoder를 통해 압축된 정보를 다시 원 신호로 복원하는 회로 또는 알고리즘이다. 예를 들어 버튼이 8개가 있다고 하자🔲🔲🔲🔲🔲🔲🔲❎이중 한 개만 눌린다고 했을 때, One-Hot Encoding으로 다음과 같이 나타날 수 있을 것이다 | 00000001| 00000010| ~| 10000000Encoding| 001| 010| ~| 111 혹은 순서를 바꿔서 하물며 4진법 8진법 모두 표현 가능 할 것이다.이처럼 데이터 공간을 압축하여 표현하는 회로 또는 알고리즘을 Encoder라고 한다. Encoder의 특징1. Encoder는 Decoder로 복원이 가능..

tf.gather 내가 원하는 방법으로 tensor 순서를 변경하기 위해 사용하기 용이함 tf.gather( params, indices, validate_indices=None, axis=None, batch_dims=0, name=None ) 공식 문서가 이해가 안되서 GPT 예시 독촉한 1인 # 예시 스펙트럼(2차원 텐서)spectra = tf.constant([ [10, 11, 12], # spectra[0] [20, 21, 22], # spectra[1] [30, 31, 32], # spectra[2] [40, 41, 42], # spectra[3]]) # shape=(4,3)# 우리가 뒤섞고 싶은 순서를 인덱스로 적어 놓은 것mix_indices = tf...

tf.range, tf.equal, tf.where, tf.clip_by_value 정리

tf.range :리스트를 만들 듯이 텐서를 만들 때 편함 특히 batch마다 batch_size가 다를 때 용이함 #공식 문서 tf.range(limit, delta=1, dtype=None, name='range') tf.range(start, limit, delta=1, dtype=None, name='range') start = 3limit = 18delta = 3tf.range(start, limit, delta) # 예상 출력: [3, 6, 9, 12, 15]start = 3limit = 1delta = -0.5tf.range(start, limit, delta) # 예상 출력: [3, 2.5, 2, 1.5]limit = 5tf.range(limit) # 예상 출력: [0, 1, 2, 3,..

PS (Processing System) & PL(Processing Logic)

# "PS (Precessing System) & PL(Processing Logic)"PS (Precessing System): FPGA안에 들어있는 CPU임 소프트웨어를 돌리는 부분 PS가 하는 일 - 메모리 컨트롤 (DDR, SRAM) - 고속 통신 (USB, Ethernet, SD 카드) - 운영체제 실행 (Linux, FreeRTOS 등) - 복잡한 소프트웨어 처리 (제어, 연산, 관리 등)PL (Processing Logic): 논리회로를 직접 설계하는 부분 프로그래머블 하드웨어 부분 PL이 하는 일 - 고속 병렬 연산 - 맞춤형 데이터 처리 (ex. 비디오 스트리밍, AI 연산) - 하드웨어 가속기 (ex. CNN 가속, DSP 처리) - IO 제어 (LED 깜빡이기, GPIO 입력 받기) ..

Vivado의 합성 과정

"Vivado를 사용한다면" 다음과 같이 실행을 할 것이다.Synthesize -> Implementation -> Beatstream Generation1) Synthesize(합성) HDL 코드를 논리회로(LUT, FF, MUX, etc)로 바꿔주는 과정 -> 설계도를 논리 회로로 구현하면 이정도일듯..??2) Implementation(구현) 논리회로를 실제 FPGA안에 물리적으로 배치하고 배선하는 과정 -> 논리 회로를 FPGA 어디에 배치하고 어떻게 선을 놓을지 결정하는 과정 (배치(place) + 배선(route)) - Placement: FPGA 안에 수많은 LUT(Look-Up Table), FF(Flip/Flop) 중 어느 칸을 논리회로로 놓을지 결정 - Routing: LUT 끼리 신호..

Top module 이란

FPGA 설계 회로 -> "모듈들의 집합" HDL은 Velilog나 VHDL로 작은 기능 단위로 module을 계속 만들어서 설계 Ex) alu.v : ALU 연산하는 모듈 register_file.v : 레지스터 파일 모듈 controller.v : 제어 신호 만드는 모듈 이 작은 모듈들을 큰 모듈 안에 인스턴스화해서 사용함 큰 모듈은 모든 걸 통합해서 외부 핀(IO)에 연결하는 모듈이 되어야함 -> "Top module" 즉, "Top module": 작은 모듈들을 통합하여 외부 핀에서 연결하는 모듈 Top module 설계 -> Block Design(BD)을 사용 ("Block Design": UI로 Block들의 IO를 연결해주는 디자인 폼) BD로 만든 다음 HDL로 바꿔줘야 함 (Wrappe..

FPGA(4) Verilog HDL 연산자

Velilog 논리값논리값의미0logic zero or false condition1logic one or true conditionxunknown logic valuezhigh - impedence0V ~ VIL 까지 전압을 0으로 측정함 -> 논리 0VIH ~ 1V 까지 전압을 1로 측정함 -> 논리 1VIL ~ VIH 까지의 미지의 값 -> unknown (x)논리 게이트의 출력이 구동되지 않은 상태 -> high impedence (z) Velilog 자료형 1. Net: 소자간의 물리적인 연결을 추상화 (하드웨어적 특성)- 논리 게이트, 모듈등의 하드웨어 요소들 사이의 물리적 연결을 나타내기 위해 사용- 구동자가 연결되지 않으면 default = high impedence(z)가 됨Default..

FPGA(3) _ Verilog HDL 개요 (3)

테스트 벤치 모듈: HDL 모델을 시뮬레이션 하기 위한 Verilog 모듈- DUT에 인가될 시뮬레이션 입력을 생성하는 구문- 시뮬레이션 대상이 되는 모듈(Design Under Test; DUT)의 인스턴스- 시뮬레이션 입력에 대한 DUT의 반응(response)을 관찰하는 구문 테스트 벤치 모듈 예제module test_fix (); reg A, B, C; circuit c1(A, B, C, Out); //시뮬레이션 할 모듈 입력 initial begin // initial -> 합성 X, 오직 sim에서만 진행, begin~end 1회만 진행, 절차형 할당문 A=0; B=1; C=0; #50 A=1; // '#' -> 1. 지연 (할당문) 2. parameter 값 변경 #50 A=0..

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